Nuevo diseño para la matriz de memoria de los AMD EPYC Rome que solucionara los cuellos de botella que se generan en la actualidad.
Los Data Centers son un mercado muy importante y ofrecer soluciones de calidad es algo prioritario para AMD, quien tiene claro que EPYC supone una solución muy interesante para este mercado. Los nuevos EPYC harían uso de hasta cuatro matrices Zeppelin de 8 núcleos. Cada una de estas matrices dispondrá de su propio puente norte integrado, que permite controlar la RAM DDR4 de doble canal y además contaran con un complejo sistema de raíces PCIe Gen 3.0 de 32 vías. Claramente se solucionara el problema de las memorias que generaba cuellos de botella y que no estará presente en Rome.
AMD EPYC Rome tendrá un nuevo diseño para las memorias que soluciona el cuello de botella.
Sin ir más lejos los Threadripper WX tienen serios problemas de cuellos de botella, sobre todo en aplicaciones de codificación de vídeo que hacen uso de una gran cantidad de memoria, generando caídas de rendimiento importantes en aquellas matrices que no tienen acceso directo al sistema E/S debido al ancho de banda. Corregir este problema ha sido posible gracias a un diseño de procesador con un Northbridge deshabilitado que se implementara en los EPYC Rome de segunda generación.
Los MCM de próxima generación contaran con un diseño completamente centralizado en el punto del controlador del sistema que ira rodeado por los DIE y que podrán acceder todos al interposer, algo similar a lo que se utiliza en las Vega 10 y en las Fiji.
Un interposer es una Matriz especial de silicio que facilita la interconexión a nivel microscópico con una alta densidad entre matrices MCM. Se diferencia de los actuales EPYC en que esta nueva interfaz es de grandes dimensiones, algo similar a la que utiliza Intel.
El interfaz dispone de un complejo sistema raíz PCIe Gen 4.0 x96 que permitiría gestionar hasta seis gráficas con un ancho de banda x16 o hasta doce tipo x8. Dicha Matrix integrara un Southbridge de nombre Server Controller Hub para un mayor ancho de banda en las interfaces E/S.
Fuente: TPU