Primeros datos al respecto de los procesadores AMD EPYC Milan y EPYC Genoa, los cuales implementaran algunos cambios interesantes.
Interesante filtración de las próximas arquitectura de AMD. La compañía tiene completamente desarrollada Zen3 que se utilizara para los Ryzen, Threadripper y EPYC. Ahora se han dado a conocer datos al respecto de EPYC Milan, basado en Zen3 y EPYC Genoa, basado en Zen4. Pese a que queda mucho para que los veamos en el mercado, los primeros datos que podemos ver son realmente prometedores.
Martin Hilgeman, Senior Manager de Aplicaciones HPC de AMD durante su presentación ha dado datos sobre los próximos EPYC. Uno de los elementos más importantes es que los EPYC Milan utilizaran el actual socket SP3. Estos nuevos procesadores soportaran DDR4 y tendrán el mismo TDP y la misma configuración de núcleos que los procesadores Rome.
AMD ya habla de los EPYC Milan y EPYC Genoa
Quizá lo más interesante de la primera diapositiva es que Zen3 no tendrá 4 hilos de procesamiento por núcleo. Este rumor extendido hace poco carecía de fundamentos. La mejoras de estos procesadores vendrán por el aumento del IPC y de las frecuencias de trabajo. Todo hace indicar que AMD en Zen3 se centrará en la mejora de rendimiento por núcleo y en la base de la arquitectura.
Los mayores cambios parece que llegarán con EPYC Genoa. Hilgeman destaca que Zen4 aún está en fase de diseño, aunque estaría muy avanzada. Esto permite que los desarrolladores de servidores y otros clientes puedan opinar sobre el diseño de Genoa.
EPYC basado en Zen4 llegará con un nuevo socket, el SP5. Todo hace pensar que estos procesadores ya soportaran DDR5 y posiblemente también soporten PCIe 5.0 en combinación con CXL.
Una de las mayores novedades de Zen3 sería alejarse del diseño de caché separado de Zen y Zen2. Parece que la caché L3 del procesador se compartirá entre dos CCX de cuatro núcleos. Parece que AMD está haciendo cambios en los CCX de cuatro núcleos, creando CCX de ocho núcleos para Zen3.
Se pasará de dos caché L3 de 16MB de los Zen3 a 32+MB de caché L3 que podrán usar ocho núcleos del procesador. Esto debería de disminuir las latencias en los núcleos de un único troquel. También debería mejorar el acceso a la caché L3 integrada.
Fuente: OC3D
