Importante anuncio de Samsung, quien ha anunciado que deja de lado el desarrollo de los 3nm FinFET, pasando a otro proceso de fabricación, que debería ser más sencillo y eliminar las limitaciones del modelo FinFET.

El silicio ha llegado a un punto crítico, en lo que respecta a la miniaturización de los transistores. Los problemas de Intel con la litografía de 10nm, parecen ser exclusivos, pero TSMC ya ha anunciado que los 5nm se podrían retrasar mucho más de lo esperado, debido a que se han topado con problemas. Durante el Samsung Foundry Forum, la propia compañía surcoreana, que es la mayor manufacturadora de chips en el mundo, en estos momentos, ha anunciado que abandona el desarrollo de chips en 3nm FinFET.

Cambio de Roadmap en Samsung

Ha sorprendido el anuncio de la compañía, quien ha modificado su Roadmap, centrándose en desarrollar chips energéticamente eficientes, pensando en todo tipo de industrias. Charlie Bae, Vicepresidente Ejecutivo y Director de ventas y Marketing de Samsung, ha dicho que ‘la tendencia es hacia un mundo más inteligente y conectado, lo cual hace que la industria exija más de los proveedores de silicio’

La compañía trabaja en el proceso Lower Power Plus en 7nm basado en la litografía EUV, un proceso de fabricación que empezara a entrar en producción masiva durante la segunda mitad de este año y que está previsto que se amplié durante la primera mitad de 2019. El siguiente proceso será el Low Power Early 5nm, que ofrecerá una mejora energética con respecto a los 7nm. Dichos procesos se basaran en el diseño FinFET, al igual que el proceso de los 4nm.

Sera en los 3nm, cuando el FinFET será abandonado y se dará paso al proceso 3nm Gate-All-Around Early/Plus. Dicho proceso se basara en un nuevo tipo de transistor que debería de solventar los problemas de escalado que tiene el proceso FinFET y que tantos dolores de cabeza está dando en la industria. Este salto se debería dar en 2022, pero es posible que se retrase al menos, dos años.

Debemos destacar que el límite de tamaño de un transistor en silicio, está establecido en el 1nm, por lo que nos acercamos a esta barrera. Cuanto más nos acercamos a este tamaño, más complicado está siendo dar el salto hacia una miniaturización mayor, por lo tanto, es posible que los avances cada vez cuesten más y existan retrasos a la espera de un material que logre reemplazar al silicio.

Fuente: techspot

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Sobre el Autor

Técnico Intermedio en PRL, Técnico Superior en Energías Renovables y en Desarrollo de Productos Electrónicos. Docente de Formación No Reglada. Exigente con el hardware y curioso por naturaleza. Kirchhoff, Maxwell y Thevenin mis maestros y mi pasatiempo el álgebra booleana. Igual te calculo el potencial eólico del viento para un panel fotovoltaico, que te calculo la generación solar de un aerogenerador... o algo así. Stargate es la mejor serie de la historia de la ciencia ficción y lo sabes.