La decisión de AMD de cambiar radicalmente la arquitectura de sus procesadores era arriesgada, una jugada a todo o nada. Esto llevó a la compañía al borde del precipicio, algo que queda completamente en el pasado gracias a Zen. La arquitectura estrella de AMD es todo un éxito y Zen2 es la maduración de una arquitectura que llegó bastante verde al mercado.
Ahora se han revelado algunas patentes que serían relativas a Zen3 y RDNA2. Estas nuevas patentes presentan algunas novedades interesantes que podrían suponer un alto importante en el rendimiento de ambas familias. Recordamos que Zen3 se basará en 7nm+ y será una versión mejorada de Zen2. Por otro lado RDNA2 reemplazará en GPU a la arquitectura RDNA y se espera que soporte Ray Tracing.
- Especificación de memoria del sistema: 3200MHz; tipo de memoria del sistema: DDR4; canales de memoria: 2
- Reloj Max Boost: 4.4GHz
- CMOS: TSMC 7nm FinFET
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Filtradas patentes de AMD respecto a Zen3 y RDNA2
Zen llegó por primera vez al mercado en 2017 en una fase de desarrollo muy temprana con muchos problemas. Los primeros Ryzen tenían problemas con XFR, con la controladora de la RAM y con un rendimiento bajo. Zen2 es una versión mucho más pulida con una estructura Chiplet que soluciona todos los problemas de los Ryzen 1000. De ahí el gran salto de rendimiento de los Ryzen 3000.
Dynamic Random Acces Memory Refresh
Para Zen3 se han mejorado los rangos de memoria y los bloques que trabajan dentro del controlador de memoria. Parece ser que la clave es la actualización del IMC. Se cambian las prioridades del comienzo de intervalo de actualización, permitiendo priorizar o retrasar el acceso a la memoria, según las necesidades.
AMD, según la patente, podría generar subintervarlos dentro de los propios intervalos. Esto podría generar algo similar al SMT del procesador, pero en la memoria. Ofrece diferentes prioridades de rango de memoria dirigidos a la actualización de la memoria.
Hardware transmit equalization for high speed
Esta patente hace referencia a una ecualización de los canales de comunicación. Aparece una primera velocidad objetivo y una segunda velocidad más lenta pero segura para la transmisión de los datos. Se basaría en una subdivisión de la pluralidad de los carriles de velocidad, cuya división inferior delataría dos velocidades distintas.
Dicha ecualización de estos dos carriles y los consiguientes subcarriles se basaría en las nuevas velocidades. Esto podría permitir mejorar la velocidad de transmisión y recepción de los datos. Parece ser una versión mejorada de Infinity Fabric.
Refresh Scheme in a Memory Controller
Se ha modificado el controlador de memoria para la arquitectura Zen3, algo que Lisa Su y Robert Hallock ya han dejado entrever en varias entrevistas. Parece ser que el cambio tiene que ver con la cola de comandos y el circuito lógico de actualización, con nuevas prioridades.
Mejorar la cola de prioridades en el IMC podría generar comandos de actualización en un menor tiempo. Se debería reducir la latencia, consiguiendo una mejora de rendimiento en juegos principalmente. Esta es una de las grandes carencias de la arquitectura Zen.
Method and Apparatus for Virtualizing the Micro-OP Cache
Referencia a una mejora del IPC basado en evitar que las instrucciones tengan que ser decodificadas dos o más veces en ejecuciones posteriores. Esto se consigue ampliando la caché de microoperaciones para evitar que esta sature. También se evitarán expulsiones para hacer sitio a nuevas microoperaciones que generan redundancias y se pierden instrucciones por ciclo.
genial, que pena que no muchos lo lleguen a entender porque no saben de electronica